MT46V128M8P-6T IT:A 镁光 存储器 低价出售

描述

    DDRsdram使用双数据速率架构来实现高速操作。双数据速率体系结构本质上是一个2n-预取体系结构，其接口设计用于在每个时钟周期内在I/O引脚上传输两个数据字。DDRsdram的单个读或写访问有效地包括内部DRAM核心的单个2n位宽、单时钟周期数据传输和I/O引针的两个相应的n位宽、单半时钟周期数据传输。

   双向数据频闪器(DQS)与数据一起在外部传输，用于接收机的数据捕获。DQS是在READs期间由DDRSDram和在写入期间由内存控制器传输的频闪器。DQS与read的数据边缘对齐，与作家的数据中心对齐。x16产品有两个数据频闪器，一个用于下字节，另一个用于上字节。

   DDRsdram从差动时钟（CK和CK#）工作；CK高和CK#低的交叉将被称为CK的正边缘。分别记录命令（地址和控制信号）。输入数据注册在DQS的两条边上，输出数据引用到DQS的两条边，以及CK的两条边。

   对DDRsdram的读写访问是面向突发的；访问从选定的位置开始，然后在编程序列中继续执行编程数量的位置。访问从注册活动命令开始，然后可以跟着READ或写命令。与活动命令一致的地址位用于选择要访问的行和行。与READ或写命令一致注册的地址位用于选择突发访问的行和起始列位置。

   DDRsdram提供了可编程的2、4或8个位置的读或写突发长度。可以启用自动预充电功能，以提供在突发访问结束时启动的自定时行预充电。

   与标准的SDRSDRAMs一样，DDRSDRAMs的流水线、多银行体系结构允许并发操作，从而通过隐藏行预电和激活时间提供高效带宽。

   它提供了一种自动刷新模式，以及一种节电断电模式。所有的输入都与SSTL_2的JEDEC标准兼容。所有全驱动选项输出都是SSTL_2，II类兼容。

一般注意事项

•本数据表中讨论的功能和计时规范适用于启用DLL的操作模式。
•在整个数据表中，各种图表和文本将DQ称为“DQ”DQ
除非特别说明，否则本术语应被解释为任何和所有DQ的统称否则另外，x16被分为两个字节
字节对于低位字节（DQ[7:0]），DM指LDM，DQS指LDQS。对于高位字节（DQ[15:8]）DM表示UDM，DQS表示UDQ。
•完整的功能在整个文档和任何页面或
图表可能已被简化，以传达一个主题，可能不包括所有内容要求。
•任何特定要求优先于一般声明。

特征

•VDD=2.5V±0.2V，VDDQ=2.5V±0.2V

VDD=2.6V±0.1V，VDDQ=2.6V±0.1V（DDR400）

•传输的双向数据选通（DQS）/

与数据一起接收，即源同步数据

捕获（x16有两个–每个字节一个）

•内部流水线双数据速率（DDR）

建筑学每个时钟周期两次数据访问

•差分时钟输入（CK和CK#）

•在每个正面边缘输入的命令

•DQS边缘与读取数据对齐；居中与写入数据对齐

•DLL将DQ和DQS转换与CK对齐

•四家内部银行同时运营

•用于屏蔽写入数据的数据屏蔽（DM）

（x16有两个–每个字节一个）

•可编程突发长度（BL）：2、4或8

•自动刷新和自刷新模式

•更长的前置TSOP以提高可靠性（OCPL）

•2.5V输入/输出（SSTL_2兼容）

•支持同时自动预充电选项

•t

RAS锁定支持（t

RAP=t

（刚果民盟）

注：1。不推荐用于新设计。

2.模块见第2页表3

C

选项标记

•配置

-256兆欧x4（64兆欧x4×4组）256M4

-128兆欧x 8（32兆欧x 8 x 4组）128M8

-64兆欧x16（16兆欧x16×4组）64M16

•塑料包装——OCPL

–66针TSOP

（400密耳宽，0.65毫米销间距）

甘油三酯

–66针TSOP（无铅）

（400密耳宽，0.65毫米销间距）

P

•定时–循环时间

-5.0ns@CL=3（DDR400B）-5B1-6.0ns@CL=2.5（DDR333B）2-6T

-7.5ns@CL=2.5（DDR266B）2-75

•额定温度

-商用（0摄氏度至+70摄氏度）无

–工业（–40°C至+85°C）IT

•修订：A