MT47H64M16NF-25E IT:M 镁光 存取存储器 低价出售
描述
DDR2sdram使用双数据速率架构来实现高速操作。双数据速率体系结构本质上是一个4n预取体系结构，有一个接口设计用于在I/O球上每个时钟周期传输两个数据字。针对DDR2sdram的单个READ或写操作有效地包括在内部DRAM核心的单个4n位宽的双时钟周期数据传输和在I/O球的四个相应的n位宽的半时钟周期数据传输。
一个双向数据频闪器(DQS，DQS#)与数据一起在外部传输，用于接收机的数据捕获。DQS是在READs期间由DDR2sdram和在写入期间由内存控制器传输的频闪器。DQS与read的数据边缘对齐，与作家的数据中心对齐。x16产品有两个数据频闪器，一个用于下字节(LDQS，LDQS#)，另一个用于上字节(UDQS，UDQS#)。
DDR2sdram从差动时钟（CK和CK#）工作；CK高和CK#低的交叉将被称为CK的正边。分别记录命令（地址和控制信号）。输入数据被注册在DQS的两条边上，输出数据被引用到DQS的两条边和CK的两条边上。
对DDR2sdram的读写访问是面向突发的；访问从选定的位置开始，然后在编程序列中继续执行编程数量的位置。访问从注册激活命令开始，然后是读或写命令。与激活命令一致的地址位用于选择要访问的行和行。与READ或写命令一致注册的地址位用于选择突发访问的行和起始列位置。
DDR2sdram提供了4个或8个位置的可编程读或写突发长度。DDR2sdram支持用另一个读中断8的突发读，或者用另一个写中断8的突发写。可以启用自动预充电功能，以提供在突发访问结束时启动的自定时行预充电。
与标准的DDRsdram一样，DDR2sdram的流水线、多银行架构能够实现并行操作，从而通过隐藏行预电和激活时间来提供高、有效的带宽。
它还提供了一种自刷新模式，以及一种节能、下电模式。
所有的输入都与SSTL_18的JEDEC标准兼容。所有全驱动强度输出都与SSTL_18兼容。
工业温度
如果提供工业温度(IT)选项，同时有两个要求：设备周围的环境温度不能低于-40°C或大于85°C，外壳温度不能低于-40°C或大于95°C。JEDEC规范要求在TC超过85°C时刷新率翻倍；这还需要使用高温自刷新选项。此外，当TC为85°C时，ODT电阻、输入/输出阻抗和IDD值必须降低。
特征
•VDD=1.8V±0.1V，VDDQ=1.8V±0.1V
•JEDEC标准1.8V I/O（SSTL_18兼容）
•差分数据选通（DQS、DQS#）选项
•4n位预取体系结构
•x8的重复输出选通（RDQS）选项
•DLL将DQ和DQS转换与CK对齐
•8家同时运营的内部银行
•可编程CAS延迟（CL）
•公布的CAS附加延迟（AL）
•写入延迟=读取延迟-1 t
CK
•可选突发长度（BL）：4或8
•可调数据输出驱动强度
•64ms，8192次循环刷新
•芯片端接（ODT）
•工业温度（IT）选项
•汽车温度（AT）选项
•符合RoHS标准
•支持JEDEC时钟抖动规范
选项1标记
•配置
-256兆欧x4（32兆欧x4×8组）256M4
-128兆欧x8（16兆欧x8×8组）128M8
-64兆欧x16（8兆欧x16×8组）64M16
•FBGA封装（无铅）–x16
–84球FBGA（8mm x 12.5mm）模具
Rev:H
人力资源
–84球FBGA（8mm x 12.5mm）模具
Rev:M
法国试验标准
•FBGA封装（无铅）–x4、x8
–60球FBGA（8mm x 10mm）模具
Rev:H
查阅
–60球FBGA（8mm x 10mm）模具
Rev:M
嘘
•FBGA封装（铅焊料）–x16
–84球FBGA（8mm x 12.5mm）模具
Rev:H
HW
•FBGA封装（铅焊料）–x4、x8
–60球FBGA（8mm x 10mm）模具
Rev:H
JN
•定时–循环时间
-1.875ns@CL=7（DDR2-1066）-187E
-2.5ns@CL=5（DDR2-800）-25E
-3.0ns@CL=5（DDR2-667）-3
•自我刷新
–标准无
–低功耗L
•工作温度
-商用（0°C“TC+85°C）2无
-工业（-40°C）TC+95°C；
-40°C（TA+85°C）
信息技术
•修订版：H/：M