MT41J128M16JT-093:K 镁光 存储器 原厂代理

描述

     DDR3sdram采用双数据速率架构来实现高速操作。双数据速率架构是一种8n-预取架构，其接口设计用于每个时钟周期在I/O引脚上传输两个数据字。针对DDR3sdram的单个读或写操作有效地包括在内部DRAM核心处的单个8n位宽、四时钟周期数据传输和在I/O引针处的8个相应的n位宽、一个半时钟周期数据传输。

    差分数据频闪器(DQS，DQS#)与数据一起向外部传输，用于DDR3sdram输入接收机的数据捕获。DQS与作家的数据在中心对齐。读取数据由DDR3sdram传输，并边缘对齐到数据频闪。

    DDR3sdram通过差动时钟(CK和CK#)工作。CK走高和CK#低的交叉被称为CK的正边。控制、命令和地址信号被登记在CK的每一个正边。输入数据在写前导后DQS的第一个上升边上注册，输出数据在READ前导后DQS的第一个上升边上引用。

    对DDR3sdram的读取和写访问都是面向突发的。访问从选定的位置开始，并继续执行编程顺序中的编程数个位置。访问从注册激活命令开始，然后是读或写命令。与激活命令一致的地址位用于选择要访问的行和行。与READ或写命令一致注册的地址位用于选择突发访问的行和起始列位置。

   该设备使用读取和写入BL8和BC4。可以启用自动预充电功能，以提供在突发访问结束时启动的自定时行预充电。

   与标准的DDRsdram一样，DDR3sdram的流水线、多银行架构允许并发操作，从而通过隐藏行预电和激活时间来提供高带宽。 

   它还提供了一种自刷新模式，以及一种节能、下电模式。

特征

•VDD=VDDQ=1.5V±0.075V

•1.5V中心端接推/拉输入/输出

•差分双向数据选通

•8n位预取架构

•差分时钟输入（CK，CK#）

•8家内部银行

•标称和动态模上终端（ODT）

用于数据、选通和屏蔽信号

•可编程CAS读取延迟（CL）

•公布的CAS附加延迟（AL）

•基于

T

CK

•固定爆破长度（BL）为8，爆破劈裂（BC）为4

（通过模式寄存器集[MRS]）

•可随时选择BC4或BL8（OTF）

•自刷新模式

•0°C至95°C的温度

-64ms，8192次在0°C至85°C温度下的循环刷新

–32毫秒，在85°C至95°C下进行8192次循环刷新

•自刷新温度（SRT）

•自动自刷新（ASR）

•写平衡

•多用途寄存器

•输出驱动器校准

选项1标记

•配置

-512兆欧x4512m4

-256兆欧x 8 256M8

-128兆欧x16 128M16

•FBGA封装（无铅）-x4、x8

–78个球（8mm x 10.5mm）旋转。克达

–78个球（8mm x 10.5mm）旋转。N EF

•FBGA封装（无铅）–x16

–96个球（8mm x 14mm）旋转。K JT

–96个球（8mm x 14mm）旋转。北纬

•定时–循环时间

–938ps@CL=14（DDR3-2133）-093

-1.07ns@CL=13（DDR3-1866）-107

-1.25ns@CL=11（DDR3-1600）-125

-1.5ns@CL=9（DDR3-1333）-15E

-1.87ns@CL=7（DDR3-1066）-187E

•工作温度

–商用（0°C≤ 总费用≤ +95°C）无

–工业（–40°C≤ 总费用≤ +95°C）它

•修订版：K/：N